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LX3345680188LX3345680188 回复了问题 2021-12-28 22:31
电子电气
问答 IC设计中同步复位与异步复位的区别？
LX3345680188: 同步复位在时钟沿变化时，完成复位动作。异步复位不管时钟，只要复位信号满足条件，就完成复位动作。异步复位对复位信号要求比较高，不能有毛刺，如果其与时钟关系不确定，也可能出现亚稳态。
LX3345680188LX3345680188 回复了问题 2021-12-28 22:31
电子电气
问答 你知道那些常用逻辑电平?TTL与COMS电平可以直接互连吗？
LX3345680188: 常用逻辑电平：TTL、CMOS、LVTTL、LVCMOS、ECL（Emitter Coupled Logic）、PECL（Pseudo/Positive Emitter Coupled Logic）、LVDS（Low Voltage Differential Signaling）、GTL（Gunni...
LX3345680188LX3345680188 回复了问题 2021-12-28 22:30
电子电气
问答 什么是竞争与冒险现象?怎样判断?如何消除?
LX3345680188: 在组合电路中，某一输入变量经过不同途径传输后，到达电路中某一汇合点的时间有先有后，这种现象称竞争；由于竞争而使电路输出发生瞬时错误的现象叫做冒险。（也就是由于竞争产生的毛刺叫做冒险）。判断方法：代数法（如果布尔式中有相反的信号则可能产生竞争和冒险现象）；卡诺图：有两个相切的卡诺圈并且相切处没有被其他...
LX3345680188LX3345680188 回复了问题 2021-12-28 22:29
电子电气
问答 什么是"线与"逻辑,要实现它,在硬件特性上有什么具体要求?
LX3345680188: 线与逻辑是两个输出信号相连可以实现与的功能。在硬件上,要用oc门来实现,由于不用oc门可能使灌电流过大,而烧坏逻辑门. 同时在输出端口应加一个上拉电阻。oc门就是集电极开路门。od门是漏极开路门。
LX3345680188LX3345680188 回复了问题 2021-12-28 22:28
电子电气
问答 用flip-flop和logic-gate设计一个1位加法器，输入carryin和current-stage，输出carryout和next-stage？
LX3345680188: carryout=carryin*current-stage；与门next-stage=carryin’*current-stage+carryin*current-stage’;与门，非门，或门（或者异或门）module(clk,current-stage,carryin,next-stage,c...
LX3345680188LX3345680188 回复了问题 2021-12-28 22:27
电子电气
问答 IC设计过程中将寄生效应的怎样反馈影响设计师的设计方案？
LX3345680188: 所谓寄生效应就是那些溜进你的PCB并在电路中大施破坏、令人头痛、原因不明的小故障。它们就是渗入高速电路中隐藏的寄生电容和寄生电感。其中包括由封装引脚和印制线过长形成的寄生电感；焊盘到地、焊盘到电源平面和焊盘到印制线之间形成的寄生电容；通孔之间的相互影响，以及许多其它可能的寄生效应。理想状态下，导线是...
LX3345680188LX3345680188 回复了问题 2021-12-28 22:22
电子电气
问答 IC设计前端到后端的流程和EDA工具？
LX3345680188: 设计前端也称逻辑设计，后端设计也称物理设计，两者并没有严格的界限，一般涉及到与工艺有关的设计就是后端设计。1：规格制定：客户向芯片设计公司提出设计要求。2：详细设计：芯片设计公司（Fabless）根据客户提出的规格要求，拿出设计解决方案和具体实现架构，划分模块功能。目前架构的验证一般基于system...
LX3345680188LX3345680188 回复了问题 2021-12-28 22:22
电子电气
问答 查找表的原理与结构？
LX3345680188: 查找表（look-up-table）简称为LUT，LUT本质上就是一个RAM。目前FPGA中多使用4输入的LUT，所以每一个LUT可以看成一个有 4位地址线的16x1的RAM。当用户通过原理图或HDL语言描述了一个逻辑电路以后，PLD/FPGA开发软件会自动计算逻辑电路的所有可能的结果，并把结果事先...
LX3345680188LX3345680188 回复了问题 2021-12-28 22:20
电子电气
问答 HDL语言的层次概念？
LX3345680188: HDL语言是分层次的、类型的，最常用的层次概念有系统与标准级、功能模块级，行为级，寄存器传输级和门级。系统级，算法级，RTL级(行为级)，门级，开关级
LX3345680188LX3345680188 回复了问题 2021-12-28 22:20
电子电气
问答 Xilinx中与全局时钟资源和DLL相关的硬件原语？
LX3345680188: 常用的与全局时钟资源相关的Xilinx器件原语包括：IBUFG,IBUFGDS,BUFG,BUFGP,BUFGCE,BUFGMUX,BUFGDLL,DCM等。关于各个器件原语的解释可以参考《FPGA设计指导准则》p50部分。
LX3345680188LX3345680188 回复了问题 2021-12-28 22:19
电子电气
问答 FPGA中可以综合实现为RAM/ROM/CAM的三种资源及其注意事项？
LX3345680188: 三种资源：BLOCK RAM，触发器（FF），查找表（LUT）；注意事项：1、在生成RAM等存储单元时，应该首选BLOCK RAM 资源；其原因有二：第一：使用BLOCK RAM等资源，可以节约更多的FF和4-LUT等底层可编程单元。使用BLOCK RAM可以说是“不用白不用”，是最大程度发挥器件效...
LX3345680188LX3345680188 回复了问题 2021-12-28 22:18
电子电气
问答 FPGA设计中如何实现同步时序电路的延时？
LX3345680188: 首先说说异步电路的延时实现：异步电路一半是通过加buffer、两级与非门等来实现延时（我还没用过所以也不是很清楚），但这是不适合同步电路实现延时的。在同步电路中，对于比较大的和特殊要求的延时，一半通过高速时钟产生计数器，通过计数器来控制延时；对于比较小的延时，可以通过触发器打一拍，不过这样只能延迟一...
LX3345680188LX3345680188 回复了问题 2021-12-28 22:17
电子电气
问答 FPGA设计中对时钟的使用？（例如分频等）
LX3345680188: FPGA芯片有固定的时钟路由，这些路由能有减少时钟抖动和偏差。需要对时钟进行相位移动或变频的时候，一般不允许对时钟进行逻辑操作，这样不仅会增加时钟的偏差和抖动，还会使时钟带上毛刺。一般的处理方法是采用FPGA芯片自带的时钟管理器如PLL,DLL或DCM，或者把逻辑转换到触发器的D输入（这些也是对时钟...
LX3345680188LX3345680188 回复了问题 2021-12-28 22:17
电子电气
问答 什么是时钟抖动？
LX3345680188: 时钟抖动是指芯片的某一个给定点上时钟周期发生暂时性变化，也就是说时钟周期在不同的周期上可能加长或缩短。它是一个平均值为0的平均变量。
LX3345680188LX3345680188 回复了问题 2021-12-28 22:16
电子电气
问答 FPGA芯片内有哪两种存储器资源？
LX3345680188: FPGA芯片内有两种存储器资源：一种叫BLOCK RAM,另一种是由LUT配置成的内部存储器（也就是分布式RAM）。BLOCK RAM由一定数量固定大小的存储块构成的，使用BLOCK RAM资源不占用额外的逻辑资源，并且速度快。但是使用的时候消耗的BLOCK RAM资源是其块大小的整数倍。

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