2
关注
3053
浏览

用flip-flop和logic-gate设计一个1位加法器,输入carryin和current-stage,输出carryout和next-stage?

查看全部 1 个回答

LX3345680188 二阶会员 用户来自于: 广东省东莞市
2021-12-28 22:28

carryout=carryin*current-stage;与门


next-stage=carryin’*current-stage+carryin*current-stage’;与门,非门,或门(或者异或门)


module(clk,current-stage,carryin,next-stage,carryout);


inputclk, current-stage,carryin;


outputnext-stage,carryout;


always@(posedgeclk)


carryout<=carryin¤t-stage;


nextstage<=


关于作者

问题动态

发布时间
2021-12-28 22:27
更新时间
2021-12-28 22:28
关注人数
2 人关注

推荐内容

FPGA设计工程师努力的方向?
HDL语言的层次概念?
Xilinx中与全局时钟资源和DLL相关的硬件原语?
FPGA中可以综合实现为RAM/ROM/CAM的三种资源及其注意事项?
MOORE 与 MEELEY状态机的特征?
FPGA和CPLD的区别?
时序约束的概念和基本策略?
对于多位的异步信号如何进行同步?
IC设计前端到后端的流程和EDA工具?
什么是"线与"逻辑,要实现它,在硬件特性上有什么具体要求?