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LX3345680188 在 2021-12-28 22:18 回答了问题 电子电气: FPGA设计中如何实现同步时序电路的延时？; LX3345680188: 首先说说异步电路的延时实现：异步电路一半是通过加buffer、两级与非门等来实现延时（我还没用过所以也不是很清楚），但这是不适合同步电路实现延时的。在同步电路中，对于比较大的和特殊要求的延时，一半通过高速时钟产生计数器，通过计数器来控制延时；对于比较小的延时，可以通过触发器打一拍，不过这样只能延迟一...; 赞同0 反对 0 人感谢 0 评论 1 回复

LX3345680188 在 2021-12-28 22:17 回答了问题 电子电气: FPGA设计中对时钟的使用？（例如分频等）; LX3345680188: FPGA芯片有固定的时钟路由，这些路由能有减少时钟抖动和偏差。需要对时钟进行相位移动或变频的时候，一般不允许对时钟进行逻辑操作，这样不仅会增加时钟的偏差和抖动，还会使时钟带上毛刺。一般的处理方法是采用FPGA芯片自带的时钟管理器如PLL,DLL或DCM，或者把逻辑转换到触发器的D输入（这些也是对时钟...; 赞同0 反对 0 人感谢 0 评论 1 回复

LX3345680188 在 2021-12-28 22:17 回答了问题 电子电气: 什么是时钟抖动？; LX3345680188: 时钟抖动是指芯片的某一个给定点上时钟周期发生暂时性变化，也就是说时钟周期在不同的周期上可能加长或缩短。它是一个平均值为0的平均变量。; 赞同0 反对 0 人感谢 0 评论 1 回复

LX3345680188 在 2021-12-28 22:16 回答了问题 电子电气: FPGA芯片内有哪两种存储器资源？; LX3345680188: FPGA芯片内有两种存储器资源：一种叫BLOCK RAM,另一种是由LUT配置成的内部存储器（也就是分布式RAM）。BLOCK RAM由一定数量固定大小的存储块构成的，使用BLOCK RAM资源不占用额外的逻辑资源，并且速度快。但是使用的时候消耗的BLOCK RAM资源是其块大小的整数倍。; 赞同0 反对 0 人感谢 0 评论 1 回复

LX3345680188 在 2021-12-28 22:15 回答了问题 电子电气: 锁存器（latch）和触发器（flip-flop）区别？; LX3345680188: 电平敏感的存储器件称为锁存器。可分为高电平锁存器和低电平锁存器，用于不同时钟之间的信号同步。有交叉耦合的门构成的双稳态的存储原件称为触发器。分为上升沿触发和下降沿触发。可以认为是两个不同电平敏感的锁存器串连而成。前一个锁存器决定了触发器的建立时间，后一个锁存器则决定了保持时间。; 赞同0 反对 0 人感谢 0 评论 1 回复

LX3345680188 在 2021-12-28 22:15 回答了问题 电子电气: FPGA和CPLD的区别？; LX3345680188: FPGA和CPLD的区别; 赞同0 反对 0 人感谢 0 评论 1 回复

LX3345680188 在 2021-12-28 22:14 回答了问题 电子电气: 对于多位的异步信号如何进行同步？; LX3345680188: 对以一位的异步信号可以使用“一位同步器进行同步”（使用两级触发器），而对于多位的异步信号，可以采用如下方法：1、可以采用保持寄存器加握手信号的方法（多数据，控制，地址）；2、特殊的具体应用电路结构,根据应用的不同而不同；3、异步FIFO。（最常用的缓存单元是DPRAM）; 赞同0 反对 0 人感谢 0 评论 1 回复

LX3345680188 在 2021-12-28 22:13 回答了问题 电子电气 质量角色: FPGA设计工程师努力的方向？; LX3345680188: SOPC，高速串行I/O，低功耗，可靠性，可测试性和设计验证流程的优化等方面。随着芯片工艺的提高，芯片容量、集成度都在增加，FPGA设计也朝着高速、高度集成、低功耗、高可靠性、高可测、可验证性发展。芯片可测、可验证，正在成为复杂设计所必备的条件，尽量在上板之前查出bug，将发现bug的时间提前，这也...; 赞同0 反对 0 人感谢 0 评论 1 回复

LX3345680188 在 2021-12-28 22:12 回答了问题 电子电气: 附加约束的作用？; LX3345680188: 1、提高设计的工作频率（减少了逻辑和布线延时）；2、获得正确的时序分析报告；（静态时序分析工具以约束作为判断时序是否满足设计要求的标准，因此要求设计者正确输入约束，以便静态时序分析工具可以正确的输出时序报告）3、指定FPGA/CPLD的电气标准和引脚位置。; 赞同0 反对 0 人感谢 0 评论 1 回复

LX3345680188 在 2021-12-28 22:11 回答了问题 电子电气: 时序约束的概念和基本策略？; LX3345680188: 时序约束主要包括周期约束，偏移约束，静态时序路径约束三种。通过附加时序约束可以综合布线工具调整映射和布局布线，使设计达到时序要求。附加时序约束的一般策略是先附加全局约束，然后对快速和慢速例外路径附加专门约束。附加全局约束时，首先定义设计的所有时钟，对各时钟域内的同步元件进行分组，对分组附加周期约束，...; 赞同0 反对 0 人感谢 0 评论 1 回复

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