2
关注
2533
浏览

附加约束的作用?

查看全部 1 个回答

LX3345680188 二阶会员 用户来自于: 广东省深圳市
2021-12-28 22:12

1、提高设计的工作频率(减少了逻辑和布线延时);

2、获得正确的时序分析报告;(静态时序分析工具以约束作为判断时序是否满足设计要求的标准,因此要求设计者正确输入约束,以便静态时序分析工具可以正确的输出时序报告)

3、指定FPGA/CPLD的电气标准和引脚位置。


关于作者

问题动态

发布时间
2021-12-28 22:12
更新时间
2021-12-28 22:12
关注人数
2 人关注

推荐内容

什么是亚稳态?为什么两级触发器可以防止亚稳态传播?
MOORE 与 MEELEY状态机的特征?
IC设计中同步复位与异步复位的区别?
电气常用的攻牙丝锥和钻头的选择有哪些?
FPGA中可以综合实现为RAM/ROM/CAM的三种资源及其注意事项?
变压器的定期修理周期是多久?
什么是竞争与冒险现象?怎样判断?如何消除?
对于多位的异步信号如何进行同步?
用flip-flop和logic-gate设计一个1位加法器,输入carryin和current-stage,输出carryout和next-stage?
为什么触发器要满足建立时间和保持时间?