2
关注
2330
浏览

附加约束的作用?

您还未登录!暂时最多只可查看 1 条回答

登录! 还没有账号?去注册

LX3345680188 二阶会员 用户来自于: 广东省深圳市
2021-12-28 22:12

1、提高设计的工作频率(减少了逻辑和布线延时);

2、获得正确的时序分析报告;(静态时序分析工具以约束作为判断时序是否满足设计要求的标准,因此要求设计者正确输入约束,以便静态时序分析工具可以正确的输出时序报告)

3、指定FPGA/CPLD的电气标准和引脚位置。


关于作者

问题动态

发布时间
2021-12-28 22:12
更新时间
2021-12-28 22:12
关注人数
2 人关注

推荐内容

什么是时钟抖动?
FPGA和CPLD的区别?
什么是"线与"逻辑,要实现它,在硬件特性上有什么具体要求?
什么是竞争与冒险现象?怎样判断?如何消除?
FPGA设计中如何实现同步时序电路的延时?
用flip-flop和logic-gate设计一个1位加法器,输入carryin和current-stage,输出carryout和next-stage?
你知道那些常用逻辑电平?TTL与COMS电平可以直接互连吗?
同步电路和异步电路的区别?
变压器的定期修理周期是多久?
什么是同步逻辑和异步逻辑?