2
关注
2530
浏览

附加约束的作用?

您还未登录!暂时最多只可查看 1 条回答

登录! 还没有账号?去注册

LX3345680188 二阶会员 用户来自于: 广东省深圳市
2021-12-28 22:12

1、提高设计的工作频率(减少了逻辑和布线延时);

2、获得正确的时序分析报告;(静态时序分析工具以约束作为判断时序是否满足设计要求的标准,因此要求设计者正确输入约束,以便静态时序分析工具可以正确的输出时序报告)

3、指定FPGA/CPLD的电气标准和引脚位置。


关于作者

问题动态

发布时间
2021-12-28 22:12
更新时间
2021-12-28 22:12
关注人数
2 人关注

推荐内容

IC设计过程中将寄生效应的怎样反馈影响设计师的设计方案?
什么是亚稳态?为什么两级触发器可以防止亚稳态传播?
FPGA设计中对时钟的使用?(例如分频等)
为什么触发器要满足建立时间和保持时间?
FPGA设计中如何实现同步时序电路的延时?
时序约束的概念和基本策略?
IC设计中同步复位与异步复位的区别?
什么是竞争与冒险现象?怎样判断?如何消除?
FPGA设计工程师努力的方向?
QC080000:2017转版时间安排