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打豆豆 在 2021-12-28 22:16 发起了提问
电子电气
问答 什么是时钟抖动？
LX3345680188: 时钟抖动是指芯片的某一个给定点上时钟周期发生暂时性变化，也就是说时钟周期在不同的周期上可能加长或缩短。它是一个平均值为0的平均变量。
打豆豆 在 2021-12-28 22:16 发起了提问
电子电气
问答 FPGA芯片内有哪两种存储器资源？
LX3345680188: FPGA芯片内有两种存储器资源：一种叫BLOCK RAM,另一种是由LUT配置成的内部存储器（也就是分布式RAM）。BLOCK RAM由一定数量固定大小的存储块构成的，使用BLOCK RAM资源不占用额外的逻辑资源，并且速度快。但是使用的时候消耗的BLOCK RAM资源是其块大小的整数倍。
打豆豆 在 2021-12-28 22:15 发起了提问
电子电气
问答 锁存器（latch）和触发器（flip-flop）区别？
LX3345680188: 电平敏感的存储器件称为锁存器。可分为高电平锁存器和低电平锁存器，用于不同时钟之间的信号同步。有交叉耦合的门构成的双稳态的存储原件称为触发器。分为上升沿触发和下降沿触发。可以认为是两个不同电平敏感的锁存器串连而成。前一个锁存器决定了触发器的建立时间，后一个锁存器则决定了保持时间。
打豆豆 在 2021-12-28 22:14 发起了提问
电子电气
问答 FPGA和CPLD的区别？
LX3345680188: FPGA和CPLD的区别
打豆豆 在 2021-12-28 22:13 发起了提问
电子电气
问答 对于多位的异步信号如何进行同步？
LX3345680188: 对以一位的异步信号可以使用“一位同步器进行同步”（使用两级触发器），而对于多位的异步信号，可以采用如下方法：1、可以采用保持寄存器加握手信号的方法（多数据，控制，地址）；2、特殊的具体应用电路结构,根据应用的不同而不同；3、异步FIFO。（最常用的缓存单元是DPRAM）
打豆豆 在 2021-12-28 22:12 发起了提问
电子电气 质量角色
问答 FPGA设计工程师努力的方向？
LX3345680188: SOPC，高速串行I/O，低功耗，可靠性，可测试性和设计验证流程的优化等方面。随着芯片工艺的提高，芯片容量、集成度都在增加，FPGA设计也朝着高速、高度集成、低功耗、高可靠性、高可测、可验证性发展。芯片可测、可验证，正在成为复杂设计所必备的条件，尽量在上板之前查出bug，将发现bug的时间提前，这也...
打豆豆 在 2021-12-28 22:12 发起了提问
电子电气
问答 附加约束的作用？
LX3345680188: 1、提高设计的工作频率（减少了逻辑和布线延时）；2、获得正确的时序分析报告；（静态时序分析工具以约束作为判断时序是否满足设计要求的标准，因此要求设计者正确输入约束，以便静态时序分析工具可以正确的输出时序报告）3、指定FPGA/CPLD的电气标准和引脚位置。
打豆豆 在 2021-12-28 22:11 发起了提问
电子电气
问答 时序约束的概念和基本策略？
LX3345680188: 时序约束主要包括周期约束，偏移约束，静态时序路径约束三种。通过附加时序约束可以综合布线工具调整映射和布局布线，使设计达到时序要求。附加时序约束的一般策略是先附加全局约束，然后对快速和慢速例外路径附加专门约束。附加全局约束时，首先定义设计的所有时钟，对各时钟域内的同步元件进行分组，对分组附加周期约束，...
打豆豆 在 2021-12-28 22:10 发起了提问
电子电气
问答 系统最高速度计算（最快时钟频率）和流水线设计思想？
LX3345680188: 同步电路的速度是指同步系统时钟的速度，同步时钟愈快，电路处理数据的时间间隔越短，电路在单位时间内处理的数据量就愈大。假设Tco是触发器的输入数据被时钟打入到触发器到数据到达触发器输出端的延时时间(Tco=Tsetpup+Thold)；Tdelay是组合逻辑的延时；Tsetup是Ｄ触发器的建立时间。假...
打豆豆 在 2021-12-28 22:10 发起了提问
电子电气
问答 什么是亚稳态？为什么两级触发器可以防止亚稳态传播？
LX3345680188: 这也是一个异步电路同步化的问题。亚稳态是指触发器无法在某个规定的时间段内到达一个可以确认的状态。使用两级触发器来使异步电路同步化的电路其实叫做“一位同步器”，他只能用来对一位异步信号进行同步。两级触发器可防止亚稳态传播的原理：假设第一级触发器的输入不满足其建立保持时间，它在第一个脉冲沿到来后输出的数...
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