请输入关键字进行搜索
查看更多 "" 的搜索结果
您还未登录!暂时最多只可查看 1 条回答
去 登录! 还没有账号?去注册
1 回答
1、提高设计的工作频率(减少了逻辑和布线延时);
2、获得正确的时序分析报告;(静态时序分析工具以约束作为判断时序是否满足设计要求的标准,因此要求设计者正确输入约束,以便静态时序分析工具可以正确的输出时序报告)
3、指定FPGA/CPLD的电气标准和引脚位置。
这家伙很懒,还没有设置简介
你的浏览器版本过低,可能导致网站部分内容不能正常使用!
为了能正常使用网站功能,请使用以下浏览器