2
关注
4087
浏览

什么是亚稳态?为什么两级触发器可以防止亚稳态传播?

查看全部 1 个回答

LX3345680188 二阶会员 用户来自于: 广东省深圳市
2021-12-28 22:10

这也是一个异步电路同步化的问题。亚稳态是指触发器无法在某个规定的时间段内到达一个可以确认的状态。使用两级触发器来使异步电路同步化的电路其实叫做“一位同步器”,他只能用来对一位异步信号进行同步。

两级触发器可防止亚稳态传播的原理:假设第一级触发器的输入不满足其建立保持时间,它在第一个脉冲沿到来后输出的数据就为亚稳态,那么在下一个脉冲沿到来之前,其输出的亚稳态数据在一段恢复时 间后必须稳定下来,而且稳定的数据必须满足第二级触发器的建立时间,如果都满足了,在下一个脉冲沿到来时,第二级触发器将不会出现亚稳态,因为其输入端的 数据满足其建立保持时间。同步器有效的条件:第一级触发器进入亚稳态后的恢复时间 + 第二级触发器的建立时间 < = 时钟周期。

更确切地说,输入脉冲宽度必须大于同步时钟周期与第一级触发器所需的保持时间之和。

最保险的脉冲宽度是两倍同步时钟周期。所以,这样的同步电路对于从较慢的时钟域来的异步信号进入较快的时钟域比较有效,对于进入一个较慢的时钟域,则没有作用。


关于作者

问题动态

发布时间
2021-12-28 22:10
更新时间
2021-12-28 22:10
关注人数
2 人关注

相关问题

质量信息有什么作用?
新玻璃电极为什么要浸泡24小时以上?
关于前验证和同步验证适用条件,如果是固体口服片剂,已经生产十几年了,未发生重大变更,做3批工艺验证,属于什么验证?
ISO9001和ISO13485在体系上有什么区别?
《用于罕见病防治医疗器械注册审查指导原则》制定的目的是什么?
产品上的LOT是什么意思?
临床试验中的随机是什么?
欧盟医疗器械MDR法规中PSUR是什么
GB9706系列标准是什么,主要有哪些标准?
GCP为什么要制定SOP?

推荐内容

Xilinx中与全局时钟资源和DLL相关的硬件原语?
对于多位的异步信号如何进行同步?
FPGA设计中如何实现同步时序电路的延时?
锁存器(latch)和触发器(flip-flop)区别?
什么是同步逻辑和异步逻辑?
时序约束的概念和基本策略?
时序设计的实质?
FPGA设计工程师努力的方向?
IC设计过程中将寄生效应的怎样反馈影响设计师的设计方案?
FPGA中可以综合实现为RAM/ROM/CAM的三种资源及其注意事项?