2
关注
2976
浏览

FPGA设计中如何实现同步时序电路的延时?

您还未登录!暂时最多只可查看 1 条回答

登录! 还没有账号?去注册

LX3345680188 二阶会员 用户来自于: 上海市
2021-12-28 22:18

首先说说异步电路的延时实现:异步电路一半是通过加buffer、两级与非门等来实现延时(我还没用过所以也不是很清楚),但这是不适合同步电路实现延时的。在同步电路中,对于比较大的和特殊要求的延时,一半通过高速时钟产生计数器,通过计数器来控制延时;对于比较小的延时,可以通过触发器打一拍,不过这样只能延迟一个时钟周期。


关于作者

问题动态

发布时间
2021-12-28 22:18
更新时间
2021-12-28 22:18
关注人数
2 人关注

推荐内容

时序约束的概念和基本策略?
IC设计过程中将寄生效应的怎样反馈影响设计师的设计方案?
FPGA中可以综合实现为RAM/ROM/CAM的三种资源及其注意事项?
查找表的原理与结构?
电源输入频率描述为50-60Hz与50/60Hz有什么区别?
电气常用的攻牙丝锥和钻头的选择有哪些?
时序设计的实质?
系统最高速度计算(最快时钟频率)和流水线设计思想?
建立时间与保持时间的概念?
FPGA设计工程师努力的方向?