2
关注
3291
浏览

用flip-flop和logic-gate设计一个1位加法器,输入carryin和current-stage,输出carryout和next-stage?

您还未登录!暂时最多只可查看 1 条回答

登录! 还没有账号?去注册

LX3345680188 二阶会员 用户来自于: 广东省东莞市
2021-12-28 22:28

carryout=carryin*current-stage;与门


next-stage=carryin’*current-stage+carryin*current-stage’;与门,非门,或门(或者异或门)


module(clk,current-stage,carryin,next-stage,carryout);


inputclk, current-stage,carryin;


outputnext-stage,carryout;


always@(posedgeclk)


carryout<=carryin¤t-stage;


nextstage<=


关于作者

问题动态

发布时间
2021-12-28 22:27
更新时间
2021-12-28 22:28
关注人数
2 人关注

推荐内容

QC080000:2017转版时间安排
什么是亚稳态?为什么两级触发器可以防止亚稳态传播?
电气常用的攻牙丝锥和钻头的选择有哪些?
时序设计的实质?
FPGA设计工程师努力的方向?
什么是竞争与冒险现象?怎样判断?如何消除?
变压器绝缘损坏该如何处理?
查找表的原理与结构?
为什么触发器要满足建立时间和保持时间?
FPGA中可以综合实现为RAM/ROM/CAM的三种资源及其注意事项?