LX3345680188 回复了问题 2021-12-28 22:20

电子电气

问答 HDL语言的层次概念？

LX3345680188: HDL语言是分层次的、类型的，最常用的层次概念有系统与标准级、功能模块级，行为级，寄存器传输级和门级。系统级，算法级，RTL级(行为级)，门级，开关级

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LX3345680188 回复了问题 2021-12-28 22:20

电子电气

问答 Xilinx中与全局时钟资源和DLL相关的硬件原语？

LX3345680188: 常用的与全局时钟资源相关的Xilinx器件原语包括：IBUFG,IBUFGDS,BUFG,BUFGP,BUFGCE,BUFGMUX,BUFGDLL,DCM等。关于各个器件原语的解释可以参考《FPGA设计指导准则》p50部分。

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LX3345680188 回复了问题 2021-12-28 22:19

电子电气

问答 FPGA中可以综合实现为RAM/ROM/CAM的三种资源及其注意事项？

LX3345680188: 三种资源：BLOCK RAM，触发器（FF），查找表（LUT）；注意事项：1、在生成RAM等存储单元时，应该首选BLOCK RAM 资源；其原因有二：第一：使用BLOCK RAM等资源，可以节约更多的FF和4-LUT等底层可编程单元。使用BLOCK RAM可以说是“不用白不用”，是最大程度发挥器件效...

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LX3345680188 回复了问题 2021-12-28 22:18

电子电气

问答 FPGA设计中如何实现同步时序电路的延时？

LX3345680188: 首先说说异步电路的延时实现：异步电路一半是通过加buffer、两级与非门等来实现延时（我还没用过所以也不是很清楚），但这是不适合同步电路实现延时的。在同步电路中，对于比较大的和特殊要求的延时，一半通过高速时钟产生计数器，通过计数器来控制延时；对于比较小的延时，可以通过触发器打一拍，不过这样只能延迟一...

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LX3345680188 回复了问题 2021-12-28 22:17

电子电气

问答 FPGA设计中对时钟的使用？（例如分频等）

LX3345680188: FPGA芯片有固定的时钟路由，这些路由能有减少时钟抖动和偏差。需要对时钟进行相位移动或变频的时候，一般不允许对时钟进行逻辑操作，这样不仅会增加时钟的偏差和抖动，还会使时钟带上毛刺。一般的处理方法是采用FPGA芯片自带的时钟管理器如PLL,DLL或DCM，或者把逻辑转换到触发器的D输入（这些也是对时钟...

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LX3345680188 回复了问题 2021-12-28 22:17

电子电气

问答 什么是时钟抖动？

LX3345680188: 时钟抖动是指芯片的某一个给定点上时钟周期发生暂时性变化，也就是说时钟周期在不同的周期上可能加长或缩短。它是一个平均值为0的平均变量。

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LX3345680188 回复了问题 2021-12-28 22:16

电子电气

问答 FPGA芯片内有哪两种存储器资源？

LX3345680188: FPGA芯片内有两种存储器资源：一种叫BLOCK RAM,另一种是由LUT配置成的内部存储器（也就是分布式RAM）。BLOCK RAM由一定数量固定大小的存储块构成的，使用BLOCK RAM资源不占用额外的逻辑资源，并且速度快。但是使用的时候消耗的BLOCK RAM资源是其块大小的整数倍。

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LX3345680188 回复了问题 2021-12-28 22:15

电子电气

问答 锁存器（latch）和触发器（flip-flop）区别？

LX3345680188: 电平敏感的存储器件称为锁存器。可分为高电平锁存器和低电平锁存器，用于不同时钟之间的信号同步。有交叉耦合的门构成的双稳态的存储原件称为触发器。分为上升沿触发和下降沿触发。可以认为是两个不同电平敏感的锁存器串连而成。前一个锁存器决定了触发器的建立时间，后一个锁存器则决定了保持时间。

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LX3345680188 回复了问题 2021-12-28 22:15

电子电气

问答 FPGA和CPLD的区别？

LX3345680188: FPGA和CPLD的区别

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LX3345680188 回复了问题 2021-12-28 22:14

电子电气

问答 对于多位的异步信号如何进行同步？

LX3345680188: 对以一位的异步信号可以使用“一位同步器进行同步”（使用两级触发器），而对于多位的异步信号，可以采用如下方法：1、可以采用保持寄存器加握手信号的方法（多数据，控制，地址）；2、特殊的具体应用电路结构,根据应用的不同而不同；3、异步FIFO。（最常用的缓存单元是DPRAM）

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LX3345680188 回复了问题 2021-12-28 22:12

电子电气

问答 附加约束的作用？

LX3345680188: 1、提高设计的工作频率（减少了逻辑和布线延时）；2、获得正确的时序分析报告；（静态时序分析工具以约束作为判断时序是否满足设计要求的标准，因此要求设计者正确输入约束，以便静态时序分析工具可以正确的输出时序报告）3、指定FPGA/CPLD的电气标准和引脚位置。

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LX3345680188 回复了问题 2021-12-28 22:11

电子电气

问答 时序约束的概念和基本策略？

LX3345680188: 时序约束主要包括周期约束，偏移约束，静态时序路径约束三种。通过附加时序约束可以综合布线工具调整映射和布局布线，使设计达到时序要求。附加时序约束的一般策略是先附加全局约束，然后对快速和慢速例外路径附加专门约束。附加全局约束时，首先定义设计的所有时钟，对各时钟域内的同步元件进行分组，对分组附加周期约束，...

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LX3345680188 回复了问题 2021-12-28 22:11

电子电气

问答 系统最高速度计算（最快时钟频率）和流水线设计思想？

LX3345680188: 同步电路的速度是指同步系统时钟的速度，同步时钟愈快，电路处理数据的时间间隔越短，电路在单位时间内处理的数据量就愈大。假设Tco是触发器的输入数据被时钟打入到触发器到数据到达触发器输出端的延时时间(Tco=Tsetpup+Thold)；Tdelay是组合逻辑的延时；Tsetup是Ｄ触发器的建立时间。假...

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LX3345680188 回复了问题 2021-12-28 22:10

电子电气

问答 什么是亚稳态？为什么两级触发器可以防止亚稳态传播？

LX3345680188: 这也是一个异步电路同步化的问题。亚稳态是指触发器无法在某个规定的时间段内到达一个可以确认的状态。使用两级触发器来使异步电路同步化的电路其实叫做“一位同步器”，他只能用来对一位异步信号进行同步。两级触发器可防止亚稳态传播的原理：假设第一级触发器的输入不满足其建立保持时间，它在第一个脉冲沿到来后输出的数...

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LX3345680188 回复了问题 2021-12-28 22:10

电子电气

问答 为什么触发器要满足建立时间和保持时间？

LX3345680188: 因为触发器内部数据的形成是需要一定的时间的，如果不满足建立和保持时间，触发器将进入亚稳态，进入亚稳态后触发器的输出将不稳定，在0和1之间变化，这时需要经过一个恢复时间，其输出才能稳定，但稳定后的值并不一定是你的输入值。这就是为什么要用两级触发器来同步异步输入信号。这样做可以防止由于异步输入信号对于本...

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