2
关注
2848
浏览

FPGA设计中对时钟的使用?(例如分频等)

您还未登录!暂时最多只可查看 1 条回答

登录! 还没有账号?去注册

LX3345680188 二阶会员 用户来自于: 广东省东莞市
2021-12-28 22:17

FPGA芯片有固定的时钟路由,这些路由能有减少时钟抖动和偏差。需要对时钟进行相位移动或变频的时候,一般不允许对时钟进行逻辑操作,这样不仅会增加时钟的偏差和抖动,还会使时钟带上毛刺。

一般的处理方法是采用FPGA芯片自带的时钟管理器如PLL,DLL或DCM,或者把逻辑转换到触发器的D输入(这些也是对时钟逻辑操作的替代方案)。

关于作者

问题动态

发布时间
2021-12-28 22:17
更新时间
2021-12-28 22:17
关注人数
2 人关注

相关问题

推荐内容

同步电路和异步电路的区别?
FPGA设计中如何实现同步时序电路的延时?
为什么触发器要满足建立时间和保持时间?
变压器的定期修理周期是多久?
建立时间与保持时间的概念?
IC设计过程中将寄生效应的怎样反馈影响设计师的设计方案?
附加约束的作用?
IC设计前端到后端的流程和EDA工具?
变压器绝缘损坏该如何处理?
锁存器(latch)和触发器(flip-flop)区别?