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FPGA设计中对时钟的使用?(例如分频等)

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LX3345680188 二阶会员 用户来自于: 广东省东莞市
2021-12-28 22:17

FPGA芯片有固定的时钟路由,这些路由能有减少时钟抖动和偏差。需要对时钟进行相位移动或变频的时候,一般不允许对时钟进行逻辑操作,这样不仅会增加时钟的偏差和抖动,还会使时钟带上毛刺。

一般的处理方法是采用FPGA芯片自带的时钟管理器如PLL,DLL或DCM,或者把逻辑转换到触发器的D输入(这些也是对时钟逻辑操作的替代方案)。

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发布时间
2021-12-28 22:17
更新时间
2021-12-28 22:17
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