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薛定谔的龙猫薛定谔的龙猫 回复了问题 2018-10-24 23:50
电子电气
问答 QC080000:2017转版时间安排
薛定谔的龙猫: 1、所有现有的HSPM客户，必须在2019年9月14号前完成改版工作，否则证书将失效。 2、从2018年7月1号开始，将不能再受理2012版的QC080000新客户的申请，也就是必须是按照QC080000:2017来申请。 3、认证企业可以在2017年9月1号以后提出2017版认证申请
LX3345680188LX3345680188 回复了问题 2020-06-30 10:33
电子电气
问答 电源输入频率描述为50-60Hz与50/60Hz有什么区别?
LX3345680188: 50或60hz的频率是什么意思呢？其实就是单位时间内电源的波形变化的次数，标准电网的频率50hz就是在1秒钟内交流电按正弦波变化了50次，即发电机每分钟3000转，除以60秒就是变化的次数；60hz就是每秒60次，发电机每分钟3600转。50h或60hz通常称为工频，也叫市电，在中国和前苏联等国家以...
LX3345680188LX3345680188 回复了问题 2021-12-28 22:07
电子电气
问答 什么是同步逻辑和异步逻辑？
LX3345680188: 同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入x有无变化，状态表中的每个状态都是稳定的。异步...
LX3345680188LX3345680188 回复了问题 2021-12-28 22:08
电子电气
问答 同步电路和异步电路的区别？
LX3345680188: 同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，只有这些触发器的状态变化与时钟脉冲同步，而其他的触发器的状态变化不与时钟脉冲同步。
LX3345680188LX3345680188 回复了问题 2021-12-28 22:09
电子电气
问答 时序设计的实质？
LX3345680188: 时序设计的实质就是满足每一个触发器的建立/保持时间的要求。
LX3345680188LX3345680188 回复了问题 2021-12-28 22:09
电子电气
问答 建立时间与保持时间的概念？
LX3345680188: 建立时间：触发器在时钟上升沿到来之前，其数据输入端的数据必须保持不变的最小时间。保持时间：触发器在时钟上升沿到来之后，其数据输入端的数据必须保持不变的最小时间。
LX3345680188LX3345680188 回复了问题 2021-12-28 22:10
电子电气
问答 为什么触发器要满足建立时间和保持时间？
LX3345680188: 因为触发器内部数据的形成是需要一定的时间的，如果不满足建立和保持时间，触发器将进入亚稳态，进入亚稳态后触发器的输出将不稳定，在0和1之间变化，这时需要经过一个恢复时间，其输出才能稳定，但稳定后的值并不一定是你的输入值。这就是为什么要用两级触发器来同步异步输入信号。这样做可以防止由于异步输入信号对于本...
LX3345680188LX3345680188 回复了问题 2021-12-28 22:10
电子电气
问答 什么是亚稳态？为什么两级触发器可以防止亚稳态传播？
LX3345680188: 这也是一个异步电路同步化的问题。亚稳态是指触发器无法在某个规定的时间段内到达一个可以确认的状态。使用两级触发器来使异步电路同步化的电路其实叫做“一位同步器”，他只能用来对一位异步信号进行同步。两级触发器可防止亚稳态传播的原理：假设第一级触发器的输入不满足其建立保持时间，它在第一个脉冲沿到来后输出的数...
LX3345680188LX3345680188 回复了问题 2021-12-28 22:11
电子电气
问答 系统最高速度计算（最快时钟频率）和流水线设计思想？
LX3345680188: 同步电路的速度是指同步系统时钟的速度，同步时钟愈快，电路处理数据的时间间隔越短，电路在单位时间内处理的数据量就愈大。假设Tco是触发器的输入数据被时钟打入到触发器到数据到达触发器输出端的延时时间(Tco=Tsetpup+Thold)；Tdelay是组合逻辑的延时；Tsetup是Ｄ触发器的建立时间。假...
LX3345680188LX3345680188 回复了问题 2021-12-28 22:11
电子电气
问答 时序约束的概念和基本策略？
LX3345680188: 时序约束主要包括周期约束，偏移约束，静态时序路径约束三种。通过附加时序约束可以综合布线工具调整映射和布局布线，使设计达到时序要求。附加时序约束的一般策略是先附加全局约束，然后对快速和慢速例外路径附加专门约束。附加全局约束时，首先定义设计的所有时钟，对各时钟域内的同步元件进行分组，对分组附加周期约束，...
LX3345680188LX3345680188 回复了问题 2021-12-28 22:12
电子电气
问答 附加约束的作用？
LX3345680188: 1、提高设计的工作频率（减少了逻辑和布线延时）；2、获得正确的时序分析报告；（静态时序分析工具以约束作为判断时序是否满足设计要求的标准，因此要求设计者正确输入约束，以便静态时序分析工具可以正确的输出时序报告）3、指定FPGA/CPLD的电气标准和引脚位置。
LX3345680188LX3345680188 回复了问题 2021-12-28 22:13
电子电气 质量角色
问答 FPGA设计工程师努力的方向？
LX3345680188: SOPC，高速串行I/O，低功耗，可靠性，可测试性和设计验证流程的优化等方面。随着芯片工艺的提高，芯片容量、集成度都在增加，FPGA设计也朝着高速、高度集成、低功耗、高可靠性、高可测、可验证性发展。芯片可测、可验证，正在成为复杂设计所必备的条件，尽量在上板之前查出bug，将发现bug的时间提前，这也...
LX3345680188LX3345680188 回复了问题 2021-12-28 22:14
电子电气
问答 对于多位的异步信号如何进行同步？
LX3345680188: 对以一位的异步信号可以使用“一位同步器进行同步”（使用两级触发器），而对于多位的异步信号，可以采用如下方法：1、可以采用保持寄存器加握手信号的方法（多数据，控制，地址）；2、特殊的具体应用电路结构,根据应用的不同而不同；3、异步FIFO。（最常用的缓存单元是DPRAM）
LX3345680188LX3345680188 回复了问题 2021-12-28 22:15
电子电气
问答 FPGA和CPLD的区别？
LX3345680188: FPGA和CPLD的区别
LX3345680188LX3345680188 回复了问题 2021-12-28 22:15
电子电气
问答 锁存器（latch）和触发器（flip-flop）区别？
LX3345680188: 电平敏感的存储器件称为锁存器。可分为高电平锁存器和低电平锁存器，用于不同时钟之间的信号同步。有交叉耦合的门构成的双稳态的存储原件称为触发器。分为上升沿触发和下降沿触发。可以认为是两个不同电平敏感的锁存器串连而成。前一个锁存器决定了触发器的建立时间，后一个锁存器则决定了保持时间。
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